Moving Media Labview Fpga

Calcolo Moving Average. This VI calcola e visualizza la media mobile, utilizzando un number. First preselezionato, il VI inizializza due registri a scorrimento Lo spostamento in alto registro viene inizializzato con un elemento, quindi aggiunge continuamente il valore precedente con il nuovo valore di questo registro a scorrimento continua il totale delle ultime misurazioni x Dopo dividendo i risultati della funzione aggiuntivo con il valore preselezionato, il VI calcola il valore di media mobile il registro a scorrimento inferiore contiene una matrice con la media dimensione di questo registro a scorrimento mantiene tutti i valori della misura la funzione di sostituzione sostituisce il nuovo valore dopo ogni loop. This VI è molto efficiente e veloce perché utilizza la funzione di elemento all'interno del ciclo while sostituire e inizializza l'array prima che entri nel loop. This VI è stato creato in LabVIEW 6 1.Bookmark Share. Filtro LabVIEW Digital design Toolkit 8 2 1 Readme. The LabVIEW Digital Filter design Toolkit 8 2 1 indirizzi problemi di installazione con Windows Vista x64 Edition, la versione a 64 bit, che sono presenti nel filtro Digital design Toolkit 8 2 Se avete il digitale Filter design Toolkit 8 2 installato, è prima necessario disinstallare tale versione prima di installare il filtro Digital design Toolkit file di 8 2 1.This contiene le informazioni per farvi conoscere il Toolkit Filter design Digital Questo file fornisce anche risorse di aiuto che è possibile utilizzare durante il lavoro con il toolkit il file contiene le seguenti informazioni che è necessario understand. The Digital Filter design Toolkit fornisce un insieme di strumenti di progettazione del filtro digitale per integrare la LabVIEW completa o sviluppo professionale del sistema il Digital Filter design Toolkit consente di progettare filtri digitali senza la necessità avere conoscenze avanzate di elaborazione del segnale digitale o tecniche di filtraggio digitale con la Filter design Toolkit digitale, è possibile progettare, analizzare e simulare floating-point e in virgola fissa digitale conoscenza preventiva filters. Without sulla programmazione in LabVIEW, è possibile utilizzare il digitale Filter design Express vI per interagire graficamente con specifiche del filtro per la progettazione appropriata digitale filters. The Digital Filter design Toolkit fornisce vI che è possibile utilizzare per la progettazione di un risposta all'impulso finita digitale FIR o filtro IIR risposta all'impulso infinita, analizzare le caratteristiche del filtro digitale, cambiare la struttura di attuazione del filtro digitale, ed elaborare i dati con il filtro digitale Oltre al supporto a virgola mobile, la Digital Toolkit Filter design fornisce una serie di vI che è possibile utilizzare per creare un modello di filtro digitale a virgola fissa, analizzare le caratteristiche del filtro digitale a punto fisso, simulare le prestazioni del filtro digitale a virgola fissa, e generare codice in virgola fissa C, intero codice LabVIEW o LabVIEW codice FPGA field Programmable Gate Array per un target specifico a punto fisso. il Filtro Digital design Toolkit fornisce VI per la progettazione filtro digitale multirate È possibile utilizzare il VI di progettare e analizzare una virgola mobile a singolo stadio o un filtro multirate multistadio È quindi possibile utilizzare il filtro multirate progettato per elaborare i dati il ​​Filter design Toolkit Digital fornisce anche un set di vI che è possibile utilizzare per creare, analizzare e simulare un filtro multirate a punto fisso È possibile generare il codice LabVIEW FPGA dal filtro multirate a punto fisso progettato per un'aggiunta NI riconfigurabile IO RIO target. In di strumenti grafici per digitale disegno del filtro, il Filter design Toolkit Digital fornisce anche funzioni MathScript che LabVIEW MathScript supporta tali funzioni MathScript consentono di progettare filtri in un testo-base environment. To utilizzare il Filter design Toolkit digitale, è necessario disporre di National Instruments LabVIEW 8 2 o successivo, completa o sviluppo professionale del sistema, installato sul computer. Note host Se si desidera utilizzare il toolkit Filter design digitale per generare il codice LabVIEW FPGA da un filtro a punto fisso, è necessario che il software nazionale modulo LabVIEW FPGA e NI-RIO installato con LabVIEW Assicurarsi di installare il modulo FPGA e software NI-RIO prima di installare il Toolkit Filter design digitale Se si dispone già di Digital Toolkit Filter design installato, disinstallare il Filter design Toolkit digitale prima di installare il modulo FPGA e NI-RIO softwareplete il seguenti operazioni per installare il filtro Digital design Toolkit. Prior per l'installazione, verificare che il computer soddisfi la seguente versione conditions. A compatibile di LabVIEW è installed. No versioni precedenti del Filter design Toolkit digitali, tra cui versioni beta, sono installed. LabVIEW è non running. Note Se si desidera utilizzare il toolkit Filter design digitale per generare il codice LabVIEW FPGA da un filtro a punto fisso, verificare che avete il software FPGA Module e NI-RIO installed. Insert il filtro LabVIEW Digital design Toolkit CD. Run il program. Follow le istruzioni che appaiono sul filtro screen. The Digital design Toolkit 8 2 1 include correzioni di bug, ma non fornisce nuove funzionalità il Filtro Digital design Toolkit 8 2 incorpora il seguente nuovo features. Digital Filter design MathScript Functions. Use il filtro digitale funzioni design MathScript di progettare filtri digitali con LabVIEW MathScript in un testo basato su environment. Improved Fixed-Point Filter Filter design strumenti, fra Digital design Toolkit 8 2 migliora l'usabilità degli strumenti Fixed-Point vI questi vI può aiutare progettare un filtro a punto fisso con pochi input richiesti È inoltre possibile utilizzare questi VI per raffinare il filtro design. The Digital Filter design Toolkit 8 2 categorizza coefficienti del filtro in due coefficienti del filtro gruppi ak e coefficienti del filtro bv Questi due gruppi di coefficienti del filtro utilizzare il valore diversi campi di questo cambiamento vi permette di quantizzare i coefficienti del filtro in modo efficace utilizzando un numero limitato di bits. Enhanced Fixed-Point filtro Filtro codice Generation. The Digital design Toolkit 8 2 migliora in virgola fissa generazione di codice del filtro e supporta più di punto fisso modelli di filtri, come quelli con coefficienti a 32 bit è possibile specificare un modello di filtro a punto fisso per eseguire I32xI16 o I32xI32 moltiplicazioni, oltre alle moltiplicazioni I16xI16 È possibile anche generare un blocco di filtro in grado di elaborare multicanale segnala il filtro Digital design Toolkit organizza il codice LabVIEW generato nel file di progetto LabVIEW in modo da poter integrare il filtro in un'altra generazione di codice project. For LabVIEW FPGA, il filtro Digital design Toolkit 8 2 migliora il meccanismo di stoccaggio coefficienti del filtro e gli stati interni di filtri digitali il nuovo meccanismo di memorizza il stati interni di un filtro nelle voci di memoria del codice LabVIEW FPGA generato per filtri FIR, questo meccanismo memorizza i coefficienti del filtro FIR in tabelle look-up Durante l'elaborazione di segnali multicanale, il codice LabVIEW FPGA può condividere i coefficienti del filtro e il filtro di controllo logico risorse tra il multiplo channels. Rational ricampionamento multirate Filtro support. The Digital Filter design Toolkit 8 2 fornisce il supporto per la progettazione, l'analisi e l'implementazione di filtri razionali ricampionamento multirate, oltre a decimazione e filtri di interpolazione ricampionamento razionale è utile per l'interfacciamento con il digitale sistemi di elaborazione del segnale DSP che operano a velocità diverse, ad esempio, è possibile utilizzare il ricampionamento razionale per convertire un segnale 48 kHz da un sistema audio professionale ad un segnale di 44 a 1 kHz per un filtro CD. Multirate audio design Express VIs. Use il Multirate FIR design , multistadio multirate Filter design, e multirate CIC design Express VI per la progettazione di filtri FIR multirate, filtri multirate multistadio, e multirate cascata integratore pettine CIC filtri interactively. Fixed-Point multirate Filter design Support. Use il multirate Fixed-Point Strumenti VI quantizzare, il modello, e simulare in virgola fissa multirate filters. Fixed-Point filtro multirate codice FPGA Generation Support. Use DFD FXP codice MRate Generator e il generatore di codice DFD FXP NStage MRate VI per generare il codice LabVIEW FPGA da punto fisso filtri multirate È possibile generare codice per entrambe le applicazioni di filtraggio un canale e multicanale È possibile anche generare il codice sia a singolo stadio e multirate multistadio filters. Fixed-Point Moving Filter media codice FPGA Generation Support. Use DFD FXP Moving medio codice Generator VI per generare il codice LabVIEW FPGA da-punto fisso in movimento MA media filtra il codice LabVIEW FPGA generato da un filtro MA-punto fisso consente di eseguire il filtraggio efficiente MA su un segnale di ingresso utilizzando alcuni hardware resources. Use Utilità vI per disegnare funzione di trasferimento, a zero-poli-guadagno, e equazioni alle differenze in foto controls. Filter salvare e caricare da un file di testo Tools. Use DFD Salva in testo e file DFD Salva MRate to Text File VI per salvare i filtri, tra cui filtri multirate, come file di testo È possibile ottenere le strutture di filtro , gli ordini del filtro, e coefficienti di filtrazione prodotti dal testo dei file È quindi in grado di copiare i coefficienti del filtro dai file di testo e utilizzare i coefficienti in altri applications. Use Load DFD dal VI file di testo per caricare un filtro da un file di testo non è possibile utilizzare questo VI per caricare un multirate filtro filter. The Digital design Toolkit 8 2 offre più di 100 esempi che dimostrano come eseguire alcune operazioni utilizzando il Filter design Digital VI e funzioni Questi esempi comprendono sia lezioni getting-iniziato e approfondita caso studies. Version 8 2 1. 438APUX0 il Digital Filter design Toolkit 8 2 1 Risolve un problema in cui la funzione firminphase MathScript non riesce a calcolare correttamente il fattore spettrale di fase minima di una fase lineare, risposta all'impulso finita filtro FIR filter. The Digital design Toolkit 7 5 no hanno restrizioni sul numero di stadi o del ritardo differenziale di una CIC il filtro Digital design Toolkit 8 2 limita il numero di fasi di un filtro CIC alla gamma 1, 8 e limita il valore di ritardo differenziale di 1 o 2. Se si consiglia di utilizzare un filtro che avete progettato con il filtro Digital design Toolkit 7 5, il filtro Digital design Toolkit 8 2 potrebbe segnalare il filtro come un oggetto filtro non valida Se si verifica questa situazione, salvare il filtro come un file binario in il filtro digitale disegno Toolkit 7 5, quindi utilizzare il filtro Digital design Toolkit 8 2 per caricare il filtro dal binario Filtro file. The Digital design Toolkit 7 5 definisce la frequenza di campionamento di un filtro multirate la frequenza massima di campionamento nel filtro multirate filtro digitale progettazione Toolkit 8 2 definisce la frequenza di campionamento di un filtro multirate come la frequenza di campionamento di ingresso nel filtro multirate Pertanto, se si desidera utilizzare un filtro di interpolazione che avete progettato con il filtro Digital design Toolkit 7 5, è innanzitutto necessario modificare la frequenza di campionamento del filtro di interpolazione dalla frequenza massima di campionamento alla frequenza di campionamento di ingresso Questa modifica non influisce decimazione e nessun tasso di cambio filters. In il filtro Digital design Toolkit 8 2, il DFD FXP Modeling per CodeGen VI Express non è sul fisso Strumenti - Point tavolozza Utilizzare il DFD FXP Quantize Coef VI per quantizzare i coefficienti di un filtro e il DFD FXP Modeling VI per creare un modello di filtro a punto fisso instead. In il filtro Digital design Toolkit 7 5, le uscite di risposta di risposta ampiezza e fase della trama DFD MRate Freq risposta VI erano cluster nel filtro Digital design Toolkit 8 2, queste uscite sono array di clusters. Version 8 2 1.In aggiunta ai problemi noti nel filtro Digital design Toolkit 8 2 Filtro Digital design Toolkit 8 2 1 contiene la seguente nuova nota issue. Because i font predefiniti su Windows Vista sono diverse da quelle dei font di default sulle versioni precedenti di Windows, è possibile notare i problemi estetici, come la sovrapposizione o stringhe di testo troncati, in vI e finestre di dialogo LabVIEW correggere questo problema, modificare il tema del sistema operativo di Windows classico nella finestra di dialogo Impostazioni del tema e quindi riavviare LabVIEW Selezionare Start Pannello di controllo Aspetto e personalizzazione e cliccare su cambiare il tema per visualizzare i Impostazioni del tema di dialogo box. The Analisi Filtro VI potrebbe prendere un lungo periodo di tempo per analizzare un filtro con un alto ordine. Nel DFD Remez design VI potrebbe richiedere molto tempo per la progettazione di un filtro FIR con un alto ordine. Nel DFD Almeno Pth Norm design VI potrebbe richiedere molto tempo per completare i disegni che hanno iterativo algorithms. The Filtro Digital design Toolkit 8 2 non permette di zero-valutati zeri in Pole-Zero Posizionamento vI Express Se si specifica uno zero a valori pari a zero, il vI Express costringe lo zero a valore zero a un non-zero a valori pari a zero. Quando si progetta un filtro a punto fisso, è necessario configurare i quantizzatori Ogni quantizzazione contiene un valore booleano che specifica se firmato per trattare il numero di ingresso come un numero con segno il filtro Digital design Toolkit 8 2 supporti firmato numeri only. The caratteristiche di un filtro potrebbe cambiare se gli errori numerici si verificano durante la conversione tra i coefficienti del filtro di diverse strutture di filtro Quando si converte la struttura di un filtro, il filtro con la nuova struttura potrebbe essere completamente diverso dal filtro originale Se si verifica questa situazione, provare a utilizzare un diverso structure. You potrebbe essere necessario per compilare l'esempio Digital Filter design VI che dimostrano come utilizzare generato codice LabVIEW FPGA in LabVIEW projects. Refer al LabVIEW Help accessibile selezionando Aiuto Ricerca nella LabVIEW Help dal menu a tendina in LabVIEW, per informazioni sull'utilizzo del filtro Digital design Toolkit. You possono accedere gli esempi per il Filter design Toolkit digitale selezionando Guida trovare esempi da mostrare NI Example Finder e quindi la navigazione verso i toolkit e cartella Filter design Unità digitali È inoltre possibile fare clic sul collegamento Trova Esempi nella sezione Esempi della finestra introduttiva per visualizzare la NI Example Finder È possibile modificare un esempio vI per adattarsi un'applicazione, o è possibile copiare e incollare da uno o più esempi in un vI che si create. You inoltre possibile trovare gli esempi per il Toolkit Filter design Digital nel esempi LabVIEW Digital Filter design directory.2006 2007 National Instruments Corporation Tutti i diritti Reserved. Under le leggi sul copyright, questa pubblicazione non possono essere riprodotta o trasmessa in qualsiasi forma, elettronica o meccanica, compresa la fotocopia, la registrazione, memorizzazione in un sistema di recupero delle informazioni, o traduzione, in tutto o in parte, senza il preventivo consenso scritto di National Instruments Corporation. National Instruments, NI, e LabVIEW sono marchi registrati di National Instruments Corporation, consultare le Condizioni di Utilizzo la sezione per ulteriori informazioni sui nomi di prodotti e società Instruments trademarks. Other nazionali citati nel presente documento sono marchi o nomi commerciali dei rispettivi brevetti companies. For che coprono i prodotti National Instruments, fare riferimento alle appropriate brevetti posizione guida in linea del software, il file sul CD, or. exponentia l movimento di risposta medio passo fpga. I hanno un problema con il mio filtro, l'esponenziale ponderata media mobile ordine del filtro IIR dal libro Understanding elaborazione del segnale digitale Lione Richard ho la seguente formula di calcolo della frequenza fc 3 dB da alfa alfa è il parametro di controllo l'equazione filter. Differential di filtro ynxn alpha 1 - alpha y n-1.Relation tra FC e alfa alfa cos 2FC FS - 1 sqrt cos 2FC fs - 4 cos 2FC FS 3. Se io ora scegliere una frequenza di 3 dB di 0,0794Hz di tempo costanti TC 2s alfa 0,00169621 fs 94Hz. For un 1 ° ordine IIR filtro, il tempo di salita ta del stepresponse da 10 a 90 è ta 2,2 TC che si traduce in ta 4,4s. But se simulare la risposta al gradino , il mio tempo di salita è di circa 3 volte di questo valore a 14s. I non mi posso spiegare perché la risposta al gradino del mio filtro differisce tanto per il mio Moving filtro media il tempo di salita calcolato e simulato sono equal. I hanno il VI che viene eseguita sul FPGA attaccato Forse qualcuno può trovare un errore. vedi anche il filtro alfa o RC filter. Is tuoi campionamento fs frequenza corretta Se i tempi ciclo doesn t match, che spiegherebbe it. your tipi di dati sembrano buone per ottenere alpha entro 1 ma vorrei suggerire una piccola modifica nella realizzazione Così com'è , è un po 'incline a arrotondamento deriva, perché 1-alfa è ripetutamente moltiplicato per il y n-1 un metodo leggermente più affidabile è dire yny n-1 alfa xn - y n-1 la differenza è sottile, ma mi migliori risultati molte volte dà e elimina uno multiply. By la via, reinterpretano il numero fa la stessa cosa come convertire da FXP a bool poi di nuovo si sa poco meno confusione, though. I mA po 'perplesso dal ciclo temporizzato che mai loop ha inforce temporizzazione in questo modo ho pensato che wouldn t, in modo mai usato io uso il timer loop, invece. CLD Utente dal rev 8 6.Message 2 del 13 1.075 Views. Re eXponentia l media mobile FPGA risposta al gradino. 2015/10/01 05:00 02 - a cura 10-01-2015 02 17 AM. thanks per il vostro answer.1, io frequenza di campionamento mia prova con il timer ciclo mio ingresso sono 425 532 zecche che è pari Hz to.94 Questo tickrate è confermato da zecche EWMA .-- Forse qualcuno può testare il codice e dire me.2, ho trovato il vostro approccio nella sezione trucchi e consigliato per questa materia di Lione libro avrò una prova, ma potrebbe spiegare il completano alla deriva un po ' sono abbastanza nuovo in questa area. Is c'è un ulteriore vantaggio dall'eliminazione un moltiplicatore tranne le risorse sono la risposta in frequenza, risposta all'impulso e la risposta passo il same.3, se solo Bitshift, io sono tipo una abituato a questo metodo non sicuro se la funzione reinterprate usa meno risorse ma grazie per notare it.4, I itera ciclo cronometrate ogni 425 532 zecche una volta Quindi, con una frequenza di 94Hz un valore viene calcolato dal codice come il codice all'interno del ciclo a tempo necessita di un solo iterazione O sto missunderstanding tuoi question. I non sono sicuro che ulteriori informazioni hai bisogno provo a confrontare la risposta al gradino di una media mobile con un mobile esponenziale EWMA medio effettivamente voglio solo confermare la teoria Come ho già detto per ottenere una costante di tempo di 2s ad una frequenza di campionamento di 94Hz, alfa deve essere 0,00169 il tempo di salita della risposta al gradino da 10 a 90 del valore finale differisce dalla teoria tempo di salita dovrebbe essere 4,4s con temporali 2s costanti ma ho quasi 14 anni, se corro il mio codice sul FPGA. I confermato, che con l'alfa 0,00169, il mio codice prende 1297samples per andare da 0,1 a 0,9 il valore finale è 1, valore iniziale 0.As si può vedere nel mio codice verifico il tempo di ciclo con l'indicatore di zecche EWMA per confermare la frequenza di campionamento del SCTL. Can qualcun altro confermare le 1297samples che sono necessari a alfa 0,00169 Causa credo, che ho bisogno di troppi campioni per raggiungere il 0,9 value. i già implementato la versione EWMA suggerito dalla prima risposta lo stesso problema here. Message 5 del 13 1.025 Views. Re eXponentia l media mobile FPGA risposta al gradino. 2015/10/01 08 13 AM - a cura 2015/10/01 08 15 em.1, ho la prova la mia frequenza di campionamento con il timer ciclo mio ingresso sono 425 532 zecche che è pari Hz to.94 Questo tickrate è confermato dalle zecche EWMA .-- Forse qualcuno può testare il codice e dire me.2, ho trovato il vostro approccio nella sezione trucchi e consigliato per questa materia di Lione libro avrò una prova, ma si potrebbe spiegare il completano alla deriva un po 'sono abbastanza nuovo in questo area. Is c'è un ulteriore vantaggio dall'eliminazione un moltiplicatore tranne le risorse sono la risposta in frequenza, risposta all'impulso e la risposta passo il same.3, se solo Bitshift, io sono gentile un usato a questo metodo Non sono sicuro se la funzione reinterprate usa meno risorse ma grazie per notare it.4, I itera ciclo cronometrate ogni 425 532 zecche una volta Quindi, con una frequenza di 94Hz un valore viene calcolato dal codice come il codice all'interno del ciclo a tempo necessita di un solo iterazione O sono malinteso tua domanda. I utilizzato un foglio di calcolo per simulare, e ottenere quasi esattamente la stessa risposta 1299 cicli per passare da 0 1-0 9 fogli di calcolo fanno uno strumento utile per la prova calculations.1 va bene non ho mai usato il singolo-ciclo-timed-loop SCTL con T scritto alla fermata sarebbe forzare le funzioni matematiche di essere a ciclo unico, ma non sono sicuro se questo è un vantaggio volevo solo assicurarsi che il tempo è stato confermato, e is.2 il round-off alla deriva probabilmente ha vinto t mostrare fino a meno che il vostro ingresso è piccolo minore di 0 1 vedo ora che hai 40 bit 39 destra del decimale per il feedback che prende un po 'di FPGA a moltiplicarsi, ma ha vinto t avere problemi di arrotondamento Altri solo parti aveva 18 bit 17 destra del decimale, quindi alfa 0 00.169-000.007 volte un ingresso di 0 1 0 sarebbe stato 000.169-0 000007, o 7 errore, ma che si moltiplicano è anche a 40 bit, in modo da non dovreste vede alcun problems. Typically , il yn uscita ha meno bit, e si completano all'ultimo bit Ma perché è in un moltiplicatore loop 1-alfa ogni volta, l'arrotondamento viene talvolta accumula ogni loop fino a che esso è abbastanza grande da influenzare l'add s risultati che difficile da spiegare, ma la mia regola generale è che mi aspetto un errore pari al più piccolo po 'diviso per alfa, utilizzando il metodo originale, o circa la metà USInt le risposte method. The un moltiplicano saranno quasi identici , tranne che per una piccola differenza Il più grande vantaggio è il risparmio di spazio FPGA e compilare il tempo e si può ridurre il numero di bit piuttosto un po 'per risparmiare ancora more.3 Essi sono fondamentalmente identici e entrambi i metodi sono liberi in FPGA I bit aren t cambiato, quindi nessuna logica è necessaria sono semplicemente relabeled.4 Penso avete risposto che well. Generally, a questo punto, vorrei regolare alfa finché i miei risultati abbinati quello che volevo, e andare avanti io non odio capire una mancata corrispondenza, ma don t di solito avere il tempo di tuffarsi in it. But, per il bene della scienza, sia s ritengono che la formula può essere viziata Penso che si stia utilizzando una formula per un continuo decadimento esponenziale e - t tau, non per una discreta decadimento esponenziale 1- alpha I E 'più facile guardare a questo come una funzione passo 1-0 In tal caso, yn per n 0 è yn 1-alfa n possiamo trovare n per YN 0 9, come n log 1-alfa 0 9 62, e n per YN 0 1, come 1361, per una differenza di 1299. CLD utente dal rev 8 si 6.thank per la dettagliata answer. Concerning il problema con il tempo di salita, penso di aver trovato l'errore si potrebbe essere giusto che la formula non è corretto, o ciò che è più probabilmente frainteso da me e situato nel context. When sbagliato andavo in bicicletta a casa dal lavoro mi sono ricordato di una comoda funzione di filtro di livellamento LabVIEW Qui è sufficiente impostare tau TC e fs e calcola nominator e denominatore per media mobile esponenziale e media mobile Come il designatore è alfa ho potuto confrontare il risultato alla formula che ho usato e c'era una bella differenza LabVIEW utilizza la seguente formula di alfa 1-exp -1 fs TC con questa formula 2s TC è pari a alpha 0,0053.And con questa alpha la mia simulazione funziona tempo di salita si 4,4s. Quoting Generalmente, a questo punto, vorrei regolare alfa finché i miei risultati abbinati quello che volevo, e andare avanti mi piacerebbe fare lo stesso, ma in quanto questa è la mia tesi di laurea che devo risolvere tale things. Now di nuovo ai problemi di arrotondamento che ho capito, che i piccoli valori sono un problema più grande come questo filtro viene utilizzato in un blocco in, i valori stanno per essere veramente piccola Ma ho già testati sul nostro dispositivo di misurazione e funziona, Perciò ho intenzione di testare la versione pure, ma se io non avere problemi, credo che lo tengo a 40 bit simulare le impostazione causato un errore di 2 3 utilizzando 57 bit ridotto il l'errore di meno di 1 credo che 40 bit dovrebbero essere enough. And per quanto riguarda le risorse che ho nessuna preoccupazione Sebbene l'utilizzo di un myrio, alla fine, ho ancora un sacco di DSP fette per la moltiplicazione e 10 FlipFlops. So libera credo che questo argomento è risolto Grazie per il vostro grande aiuto e interessante thoughts. Cool io contento che s lavoro, now. I cresciuto nell'era senza fette DSP in FPGA, e più piccoli conta delle cellule, in modo ancora tendo a pensare in questi termini io preferisco spendere 25 minuti di programmazione per ottenere i miei tempi di compilazione verso il basso, anche se io ho avuto casi in cui ho tagliato compilazione tempo da 90 minuti a 45 minuti, ottimizzando un bel po 'con un potente server per la compilazione, che s meno important. One di queste ottimizzazioni è quello di ridurre po' conta dove posso, in particolare per moltiplica per esempio, alfa è di 16 0, e per 0 0053, si potrebbe anche usare 12 -4 contano intero negativo si può anche essere in grado di eliminare un sacco di bit superiori dal proprio ingresso 5 minuti per raccogliere il più piccolo bit-count possono facilmente risparmiare 2-10 minuti per ogni compile. My secondo ottimizzazione è quello di ridurre moltiplica, ma con una fetta DSP, che non è che importante che posso t trovare una buona documentazione sulle fette DSP se avete un po ', si prega di inviare i collegamenti, ma se ho capito bene, se si moltiplica numeri maggiori bit conta, ha bisogno di più sezioni, e forse il tempo di combinare la results. And un altro trucco scegliere un alpha con un semplice valore binario, come 1 256 hai scelto su 1 189, e il cambiamento fs fino ad ottenere la lisciatura si vuole quindi utilizzare una costante per alpha Moltiplicare per una costante 1 256 è libero nella FPGA semplicemente sposta l'bits. For che la materia, rendendo costante alfa può ottimizzare i moltiplica un bel po ' a seconda dei vantaggi di per l'ottimizzatore, si può cambiare ad una serie di vipere, invece ingressi del pannello anteriore sono grandi per fare le cose su cui lavorare, ma costanti ottimizzare molto meglio. CLD Utente dal rev 8 6.If media 16 volte di più campioni fs 16x cosa fosse, si dovrebbe includere altri 4 bit il tuo feedback Hai già pleanty, in modo che non può essere importante a meno che non si va molto più veloce In caso contrario, aumentando fs probabilmente è good. If l'ingresso ha rumore a bassa frequenza, campionamento eccessivo doesn t contribuire ad eliminare affatto rumore ad alta frequenza, però, non riduce con sovracampionamento Se, per esempio, il rumore sopra 10Hz è 5dB che è 10 - 5 volte l'ampiezza del segnale che ti piace, e vi campione a 20S s, probabilmente si prende in mano -5dB nelle vostre letture iniziali Se il fc 3dB è anche 10Hz, poi si ritroverà con circa -8dB rumore sinistra in il segnale Se invece prende 200S s, gruppi media di 10, quindi passare tali medie al filtro, hai vinto t rumore aiuto a 10Hz si stava misurando il rumore 10Hz, senza effetti di campionamento, ma sarà ridurre il rumore sopra 100 Hz di circa un fattore di vicino ma in realtà non 10.There sono intere classi semestre a lungo che discutere perché, come, ecc la versione corta è questo Ogni campione è la somma del segnale che si desidera e il rumore Se si aggiungono 10 campioni, si ottiene 10 volte il segnale che si vuole, e la somma di 10 rumori la natura del rumore determina ciò che si ottiene quando si aggiungono i 10 campioni di rumore rumore gaussiano aggiunge un modo qualcosa come se 83 dei campioni sono al di sotto X, la somma di 83 somme inferiori a 1 1X, o qualcosa di simile rumore lineare aggiunge un altro modo e pattern ripetuti aggiungere un altro modo Così, senza sapere esattamente ciò che il rumore è, nessuno può rispondere con certezza, tranne che in media più campioni probabilmente aiuta, e quasi mai hurts. There è anche la questione di aliasing Se si dispone di un interferance seno di 60Hz, a -3 dB, ed è campione a 10 001S s assumono sempre gli orologi solito corrispondono presicely, si otterrà qualcosa di simile a 0 006Hz a -3dB aggiunto al segnale, e il filtro vinto t elimina Ma sbattere la frequenza di campionamento a 100 001S s, metterà l'interferenza a circa 40Hz, quindi il filtro dovrebbe eliminare it. Averaging 10 campioni alla volta è un tipo di scatola filtro Se si guarda in un dominio della frequenza, è può vedere che alcune frequenze più alte vengono spostati a frequenze più basse in un modo strano, e non tutti sono ridotti Se voi media 4000 s s, 100 alla volta, si otterrà una media di 40 volte al secondo con interferenza 60Hz, si otterrà su 1 3 più rumore, spostato a 20Hz, che ha vinto t filtro così come 60Hz sarebbe have. So, sarebbe meglio usare il filtro EWMA alla frequenza di campionamento superiori a blocchi medi di input, poi filtrare che e media è probabilmente meglio di un semplice utilizzando un campione più lento rate. If si dispone di un adattatore di ingresso con built-in filtri elettronici, che s ancora meglio, e non c'è bisogno di assaggiare più di 2X il filtro s frequenza. CLD Utente dal rev 8 6.